Chip e schede varie (2) - Miscellaneous interesting chips & cards (2)

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Questa pagina raccoglie materiali di diversa natura appartenenti alla mia collezione, tutti a mio avviso interessanti: microprocessori ed integrati particolari, schede, memorie ecc. Vedete anche pagina 1.

12.10.2015 - Wafer da 4 pollici del 1986 con CPU Intel 80386 a 20 MHz e, a destra, due processori sempre a 20 MHz assemblati, di cui uno con il "lid" (copertura del chip) rimosso e nessuna sigla sul package (presumibilmente un ES, Engineering Sample). Il tutto proviene dalla collezione di un ex dipendente IBM.  La seconda riga della sigla, detta "FPO number", indica in sequenza il Paese di provenienza (in questo caso la I identifica un impianto di produzione Intel in Malesia, vedi), l'anno di produzione del quale è riportata l'ultima cifra (7 = 1987), la settimana (06, Febbraio) e l'identificazione del lotto al quale il pezzo appartiene. La lettera "A" prefissa alla sigla 80386 indica un componente in package PGA. Un oggetto simile è visibile qui: http://www.computerhistory.org/collections/catalog/102711298. Il wafer riprodotto qui è siglato "P446-2 80386BZ 36521980 22". Intel fabbricò inizialmente le CPU 386 su wafer da 4 pollici in quanto questi ultimi garantivano una più alta resa produttiva rispetto a quelli da 6 pollici, maggiormente affetti da imperfezioni. Il processore 80386 è storicamente importante per una serie di ragioni: 1) è stato la prima CPU a 32 bit ad essere prodotta e venduta in quantità dalla Intel (il precedente progetto iAPX432 non ha avuto una vera e propria diffusione commerciale); 2) è stato la prima CPU prodotta da Intel in single-sourcing, contribuendo così in modo fondamentale alle fortune dell'Intel stessa, nonché uno dei primi processori avanzati ad essere fabbricati secondo questa filosofia; 3) è stato la CPU del primo PC a 32 bit, il Compaq 386 PC. Le CPU dell'immagine potrebbero far parte di un lotto affetto dal bug della moltiplicazione a 32 bit (vedi: https://www.cs.earlham.edu/~dusko/cs63/prepentium.html). Come abbiamo detto, Compaq è stata il primo produttore a sviluppare e commercializzare un personal computer con processore Intel a 32 bit, introducendo così la prima grande innovazione tecnologica nel mondo PC dopo l'epoca dei 16 bit. E' significativo in particolare che questo avanzamento sia venuto da un fabbricante "terzo" rispetto ad IBM, il che ha di fatto legittimato l'industria dei cloni e nel contempo ridotto l'importanza dell'IBM stessa nel settore dei personal computer. IBM scelse di non introdurre subito, cioè nel 1985, un PC con CPU 386 in quanto era titolare del diritto di fabbricare nei propri impianti (sia pure con maschere Intel) i processori 80286 e desiderava quindi sfruttare per qualche anno ancora questa possibilità, ritenendo fra l'altro che un processore a 32 bit fosse sovradimensionato rispetto alle esigenze dell'utente medio dell'epoca e del software, ancora in massima parte a 16 bit. Il primo personal IBM con CPU 386 è stato invece il PS/2 Modello 80. Intel decise di fabbricare in esclusiva i processori 386, tuttavia concesse alla IBM -cui era legata da importanti accordi di collaborazione- di assemblare i chip in package proprietari.

6.5.2015 - Scheda CPU per Compaq Deskpro 386/33M con processore Intel 386DX a 33 MHz, cache controller 82385-33, 64 KB di cache write-through (a destra, 4 chip di SRAM Toshiba) e FPU -anche nota come "coprocessore matematico"- IIT 3C87-33. In basso al centro lo zoccolo, vuoto, per la FPU Weitek (es. 1167, che poteva essere installata congiuntamente al 387). I 386 marchiati con la sigla aggiuntiva "IV" erano fabbricati da Intel con processo CMOS-IV, un miglioramento del precedente CMOS-III. La FPU IIT 3C87 venne introdotta nel 1989, più o meno assieme alla concorrente Cyrix 83D87. Al pari di quest'ultima era più veloce del corrispondente coprocessore Intel 80387DX funzionante alla stessa frequenza e, in più, offriva funzioni specifiche non implementate nella FPU Intel. Alcune di queste, in particolare quella di moltiplicazione diretta di una matrice 4x4 per un vettore 4x1, erano particolarmente utili ai programmi di CAD che potevano trarre da esse benefici in termini di velocità di esecuzione. La 3C87 era fabbricata con processo CMOS a 1,20 micron ed assorbiva solamente 600 mW. A differenza dell'Intel 80387 essa, come d'altra parte le FPU Cyrix, Chips & Technology ed ULSI, non poteva funzionare in modalità asincrona ma solamente alla medesima frequenza della CPU. E' stata commercializzata nelle versioni a 16, 20, 25, 33 e 40 MHz. La serie "Deskpro M" di Compaq era una famiglia di macchine x86 particolarmente avanzata per l'epoca in cui venne introdotta; era realizzata con gli obiettivi primari della modularità (sia il processore che la RAM erano contenuti in schede separate dalla motherboard) e dell'espandibilità: la medesima scheda madre poteva accogliere CPU 386DX e 486DX, a seconda del modello di macchina e della fascia di prezzo. I Deskpro M sono stati tra i primi sistemi EISA di successo, nonostante il costo mediamente elevato. Queste macchine facevano largo uso di ASIC VLSI per minimizzare il numero di componenti necessari. I modelli di fascia alta venivano spesso impiegati come server per reti Novell Netware.

Dettaglio di un tagliacarte promozionale Intel contenente 4 diversi chip. Proviene dall' Intel Development Centre di Haifa (Israele).

26.4.2016 - Wafer completo di processori AMD Am486DX4-100. I die sono identici a questo: https://commons.wikimedia.org/wiki/File:AMD_80486DX4_die.JPG. Alternate alle file delle CPU vere e proprie ci sono serie di componenti utilizzati per il test del processo produttivo. Il 486DX4-100 è stato introdotto da AMD nel 1995 per competere con i Pentium di fascia bassa; integra 8 KB di cache di primo livello unificata Write-Through ed ha un Front-Side Bus (FSB) a 33 MHz. L'alimentazione è a tensione singola ( 3 V). La frequenza di clock consentiva a queste CPU, in particolare ai modelli a 100 e 120 MHz (ne è stata prodotta anche una versione a 75 MHz) di raggiungere prestazioni superiori, nelle comuni applicazioni da ufficio a 16 e 32 bit, ai processori Pentium a 60 e 66 MHz. La velocità in virgola mobile rimaneva invece nettamente inferiore. Le CPU Intel 486DX4 offrivano prestazioni simili, sia pure con una cache doppia (16 KB), ma a parità di clock costavano sensibilmente più delle controparti AMD. Ad esempio un Am486DX4-100 veniva commercializzato nel 1995 allo stesso prezzo di un Intel DX2-66.

11.2.2016 - Wafer completo di microprocessori MIPS R4000 a 150 MHz. Questa CPU, annunciata nell'Ottobre 1991, è stato uno dei primi microprocessori commerciali a 64 bit. L'R4000 è un microprocessore scalare super-pipelined con pipeline a 8 stadi ed unità in virgola mobile (FPU) integrata. Contiene circa 1,2 milioni di transistor ed è fabbricato solitamente con processo CMOS a 2 livelli di metallizzazione. La  sua complessità è quindi paragonabile a quella del 486DX. Alcuni produttori hanno realizzato versioni a 0,8 micron. E' stato commercializzato in tre distinte versioni: la PC per sistemi entry level, senza supporto per la cache esterna di secondo livello (package PGA-179), la SC con supporto per la cache L2 ma non per le configurazioni SMP e la MC che supporta anche queste ultime. Sia la versione SC che la MC sono contenute in package PGA-447; alcuni piedini sono tuttavia utilizzati solamente nella MC in quanto portano i segnali relativi al controllo di coerenza della cache. La CPU R4000 fa uso di indirizzi virtuali a 64 bit, dei quali in effetti ne sono però utilizzati solamente 40 per un'ampiezza dello spazio di indirizzamento virtuale di 1 TB; gli indirizzi fisici sono invece a 36 bit (possono essere indirizzati quindi 64 GB di memoria fisica). La cache di primo livello, integrata e separata tra dati ed istruzioni, è ampia 8+8 KB; quella di secondo livello (esterna) può avere invece una capacità compresa tra 128 KB e 2 MB complessivi. L'R4000 ha un bus di sistema a 64 bit, di tipo multiplexed (le medesime linee sono utilizzate sia per i dati che per gli indirizzi) per ridurre il numero di collegamenti necessari pur a costo di una minore banda utile. Questo bus è denominato SysAD e può funzionare a metà, un terzo oppure un quarto della frequenza di clock della CPU. Storicamente il MIPS R4000 è importante perché era stato scelto, all'inizio degli anni Novanta, come CPU-modello dell'ACE (Advanced Computing Environment), lo standard industriale che nelle intenzioni dei proponenti avrebbe dovuto costituire una piattaforma RISC unificata capace di rimpiazzare nel medio termine le architetture CISC dominanti quali la x86/IA-32 (rappresentata all'epoca dal 386 e dal 486) e la Motorola 68K (68030/040). Le specifiche tecniche dell'ACE vennero sviluppate da un variegato consorzio di produttori (Compaq, Microsoft, DEC, SCO, MIPS) formatosi nel 1991. All'epoca era diffusa la convinzione che entro la metà degli anni Novanta le CPU RISC avrebbero soppiantato le x86 nei PC e nelle workstation tecniche di fascia medio/alta; si pensava anche che Windows NT (originariamente noto come OS/2 3.0) e la versione SCO di Unix, equipaggiata con Open Desktop, sarebbero presto diventati i due sistemi operativi di riferimento per tale classe di macchine. Il consorzio fu costituito proprio con l'intento di diffondere queste tecnologie, offrendo così un'alternativa praticabile ed economicamente conveniente alla piattaforma "Wintel" a 32 bit, ma ebbe vita breve a causa sia di contrasti tecnici e commerciali tra i fondatori sia dell'arrivo sul mercato tra il 1992 ed il 1993 di CPU x86 più potenti quali il Pentium ed il 486DX-2, che ridussero il vantaggio competitivo dei RISC funzionanti a frequenze comprese tra 120 e 150 MHz. Il principale prodotto dell'iniziativa ACE furono le specifiche ARC (Advanced RISC Computing), inizialmente pensate per un'architettura standard basata su CPU MIPS R4000. Benché non sia mai stato sviluppato e commercializzato nessun sistema pienamente rispondente a queste specifiche, la loro eredità è stata lunga ed influente dal momento che, ad esempio, tutti i sistemi operativi di classe NT fino all'avvento di Windows Vista nel 2006 hanno impiegato proprio le convenzioni definite in ambito ARC per l'identificazione delle unità disco di avvio e di altri elementi hardware. Queste stesse convenzioni furono adottate anche sui sistemi SGI con CPU MIPS e sistema operativo IRIX 6.1 o più recente (Indigo2, Indy...) nonché su workstation di altri produttori basate sempre su processori MIPS e, successivamente, anche PowerPC ed Alpha. Ricordiamo con l'occasione che Windows NT è stato sviluppato non solo per la piattaforma IA-32 ma anche per MIPS, Alpha e PowerPC. Nelle intenzioni iniziali anche Windows 2000 (NT 5.0) avrebbe dovuto supportare l'architettura Alpha. Il consorzio ACE ha rappresentato una delle "alleanze" cooperative tra produttori di hardware sorte con l'intento di contrastare lo strapotere dell'accoppiata Microsoft Windows + processori Intel x86 (Wintel); un'altra, più nota, è stata la "AIM Alliance" alla quale hanno partecipato Motorola, IBM ed Apple. 

26.4.2016 - Cartolina promozionale Motorola contenente il die di un processore MC68000 accanto a una microfotografia dello stesso. Questa CPU a 16/32 bit, introdotta nel 1979, è stata tra i processori in assoluto più popolari. E' la capostipite della famiglia m68K che a distanza di circa 36 anni dalla sua introduzione viene ancora utilizzata in molte applicazioni. Il 68000 è stato utilizzato in molte macchine diffusissime come ad esempio l'Apple Macintosh, la workstation Sun-1 ed i Commodore Amiga 2000, 1000, 600 e 500.

Dettaglio di una scheda VME proveniente da un computer di controllo del Goddard Space Flight Center (GSFC) della NASA, 1994, con 3 daughterboard ciascuna equipaggiata con una CPU a 32 bit Motorola 68040RC a 33 MHz, 2 MB di DRAM locale ed un ASIC di supporto ed interfaccia. La scheda è siglata "Command Processor" ed è probabilmente un processore fault-tolerant ridondante. Il 68040, o semplicemente "040" come è spesso chiamato, è stato un fortunato e diffusissimo membro della famiglia Motorola 68K; introdotto nel 1990, rappresenta l'evoluzione del 68030 ed è stato a sua volta seguito dal meno popolare 68060. Il 68040 rappresenta storicamente la prima CPU 68K con FPU ed MMU integrate; in questo era concettualmente simile al concorrente diretto Intel 80486DX rispetto al quale integrava circa il medesimo numero di transistor (1,2 milioni) pur essendo significativamente più veloce a parità di frequenza di clock. E' stato utilizzato come CPU in molti diversi modelli di personal computer (Apple Macintosh Quadra, Centris, Performa, PowerBook, Commore Amiga 4000), workstation (Apollo 3500, HP 9000/400, NeXTcube, NeXTstation), server ed apparati di rete (Cisco Supervisor Engine I). Il GSFC, fondato nel 1959, è uno dei più importanti centri di ricerca e sviluppo della NASA nonché uno tra i maggiori laboratori degli Stati Uniti (vi lavorano circa 10.000 persone tra scienziati, tecnici, impiegati e dirigenti).

  Questa scheda è la versione militare della Mercury MCV6 e monta 4 CPU Motorola PowerPC G4 (Motorola 7400). 

1.9.2015 - Scheda VME SkyFalcon di Sky Computer (1997) con 4 CPU Intel i860XR a 40 MHz.Il processore di controllo è invece un i960CA a 25 MHz. Questa scheda è un esempio di "processing platform" ("piattaforma di calcolo") in virgola mobile per applicazioni di elaborazione digitale dei segnali (DSP), elaborazione di immagini, grafica computerizzata. La schiera di 4 CPU potrebbe fornire una capacità di calcolo teorica di circa 160 MFLOPS (40 per processore); in realtà, le prestazioni effettive dei sistemi basati su i860 sono state seriamente limitate dalla forte dipendenza dalla qualità del compilatore, dalla difficile ottimizzazione del codice macchina e da alcuni pesanti limiti architetturali (in particolare la lentezza nel context switching e nella gestione delle interruzioni, entrambi aspetti fondamentali per una moderna CPU di uso generale). La versione XR (N10) fabbricata con processo CMOS a 1 micron è stata la prima ad essere commercializzata nel Novembre 1989, seguita dalla più performante XP (N11) alla metà del 1990, che era invece prodotta con un più avanzato processo CHMOS a 0,8 micron ed implementava un certo numero miglioramenti (cache più ampie, supporto per la cache esterna di secondo livello, bus di sistema più veloce, supporto per il controllo di coerenza della cache nei sistemi multiprocessore) potendo fra l'altro operare a maggiori frequenze di clock, fino a 50 MHz. Come descritto più in dettaglio in questa pagina del sito, la CPU 80860 -presentata più o meno in corrispondenza con l'80486DX, rispetto al quale contiene all'incirca lo stesso numero di transistor, 1,2 milioni- era contraddistinta da alcuni aspetti esclusivi presenti in nessun altro microprocessore commerciale dell'epoca: primi tra tutti la possibilità di eseguire fino a tre istruzioni per ciclo di clock e una micro-architettura di tipo VLIW (Very Long Instruction Word). Storicamente inoltre l'i860 è importante perché, pur non essendo stato la prima CPU RISC messa in commercio da Intel (titolo che per pochi mesi spetta all'i960, all'epoca passato in secondo piano), rappresenta il primo vero progetto di un'ISA alternativa alla x86 sviluppato dalla stessa Intel dopo lo sfortunato tentativo fatto nel 1982 con l'i432. L'i860, che in effetti è un processore a 32 bit con FPU a 64 bit, ha conosciuto un successo commerciale modesto e comunque molto inferiore alle aspettative del produttore: a causa dei difetti di cui si è accennato sopra non si è mai affermato né come CPU per workstation né come processore embedded, ruolo quest'ultimo nel quale ha largamente prevalso il fortunatissimo Intel i960. A parte i supercomputer a parallelismo massiccio iPSC/860 ed Intel Paragon XP/S l'i860 ha trovato applicazione soprattutto nel campo dei processori per elaborazioni numeriche intensive (grafica, DSP, telecomunicazioni), oltre che in un certo numero di schede acceleratrici per varie piattaforme hardware diffusesi soprattutto negli Stati Uniti all'inizio degli anni Novanta. Tra le schede più conosciute basate su Intel i860 ricordiamo la Geometry Engine GE10 per le workstation Silicon Graphics Onyx e le schede VME Mercury e Sky Computer. Ricordiamo anche due particolari schede madri per PC che montano fianco a fianco un 486DX ed un 80860, ovvero la Hauppauge 4860 (vedi questa pagina del mio sito, oppure qui) e l'Olivetti CP486.

27.5.2016 - A sinistra una CPU National Semiconductor NS32532 a 25 MHz (al suo fianco un ASIC di supporto per la stessa). Si tratta di uno dei membri più recenti della famiglia National NS32000, introdotta nel 1982 e generalmente considerata come la prima serie commerciale di microprocessori a 32 bit apparsa sul mercato. Il 32532 venne presentato all'inizio del 1987; funzionava alle frequenze di 20, 25 e 30 MHz e rappresentava una radicale revisione della microarchitettura dei predecessori, con una pipeline a 5 stadi e cache di primo livello ed MMU integrate. A parità di frequenza di clock le prestazioni risultavano nettamente superiori a quelle dei concorrenti CISC (Intel i386, Motorola 68030) e paragonabili a quelle delle prime CPU RISC commerciali (AMD 29000, Motorola 88000). Questa CPU esiste anche in una versione "ridotta" (32GX532) usata come microcontroller in alcuni modelli di stampanti laser ed apparati di rete. E' storicamente interessante in quanto venne scelta nel 1989 come processore del progetto PC532, uno dei pochi progetti di pubblico dominio di hardware per pesonal computer giunti fino alla realizzazione di macchine (sia pure in numero limitato) effettivamente funzionanti, in questo caso con sistema operativo Minix o NetBSD. Il 32532 rappresenta l'ultimo membro della famiglia NS32000 in quanto il successore designato (32732) non è mai entrato in produzione. E' stato impiegato in alcuni server paralleli fault-tolerant come i Siemens MX300 ed MX500 basati su un'architettura sviluppata da Sequent ed equipaggiati con un massimo di 8 processori. Le versioni più recenti di entrambe le macchine utilizzavano invece processori Intel 486. Il chip visibile qui proviene da una macchina MX300.

Vedi: https://stuff.mit.edu/afs/sipb/contrib/doc/specs/ic/cpu/ns32532.pdf

5.9.2016 - CPU AMD Am29030 a 25 MHz (1995). Il 29030 era processore RISC a 32 bit facente facente parte della famiglia AMD 29K; rispetto al 29000 aveva solo due bus anziché tre (per indirizzi, dati ed istruzioni) ed includeva 8 KB di cache dati.

Engineering Sample di microcontroller RISC a 32 bit ad elevata integrazione AMD Am29240 in package PQFP-196, basato sulla microarchitettura della famiglia 29K e derivato dalla CPU 29040.

6.5.2015 - Scheda Evans & Sutherland con coppia di moltiplicatori hardware a 32 bit Texas Instruments SN74ACT8836GB e vari ASIC LSI Logic. L'8836 è un moltiplicatore/accumulatore (MAC) veloce per numeri interi (integer) a 32 bit che fornisce risultati a 64 bit; può essere utilizzato sia in supporto ad un ordinario microprocessore a 16/32 bit con una limitata quantità di logica addizionale (glue-logic), sia come unità indipendente, soprattutto nelle applicazioni di elaborazione digitale dei segnali, brevemente DSP. Più 8836 possono essere collegati in cascata per formare moltiplicatori in grado di trattare dati a 64 o più bit. Fabbricato da Texas Instruments con processo CMOS EPIC a 1 micron, l'8836 è in grado di effettuare una moltiplicazione completa di due interi a 32 bit in un tempo massimo di 60 ns; due interi a 64 bit possono essere a loro volta moltiplicati con un impegno massimo di 5 cicli-macchina. Questo integrato può anche effettuare la divisione in hardware di interi a 32 o 64 bit utilizzando il metodo di approssimazione di Newton-Raphson. Contiene un registro accumulatore a 64 bit ed è dotato di 3 bus separati, uno per il moltiplicando, uno per il moltiplicatore ed il terzo per il prodotto.

Scheda Evans & Sutherland proveniente dalla medesima macchina cui apparteneva la scheda precedente, contenente un processore in virgola mobile implementato con ASIC CMOS National Semiconductors, una FPU a 32/64 bit LSI Logic L64134GC-50 in basso a sinistra ed una FPU Weitek 3364-050-GCD (in basso a destra). Il 3364 "Floating Data Path" (FDP), in sostanza un'ALU single-chip in virgola mobile, era per l'epoca in cui venne introdotto (1988) un chip molto veloce: alla frequenza massima di 60 MHz era capace di eseguire operazioni di addizione/moltiplicazione tra numeri a 64 bit alla velocità di circa 32 MFLOPS, e raggiungeva i 50 MFLOPS di picco nelle operazioni con dati a 32 bit. Ciononostante era caratterizzato da un rapporto qualità/prezzo favorevole, che ne ha fatto un componente molto diffuso nelle applicazioni DSP, di elaborazione di immagini ed in generale scientifiche e nel campo della ricerca applicata fino alla metà degli anni Novanta. Questo chip è descritto in dettaglio nel classico libro di Hennessy e Patterson Computer Architecture: A Quantitative Approach. Il 3364 è stato una delle prime FP-ALU commerciali completamente compatibili con lo standard IEEE-754. Disponibile con diverse velocità operative (ciclo da 40, 50, 60, 75 e 100 ns), era fabbricato con processo CMOS ed integrava in un unico chip VLSI tutti gli elementi necessari alla realizzazione di una FPU a 32/64 bit: l'unità logico/aritmetica, un moltiplicatore, un'unità per la divisione e l'estrazione di radice quadrata in hardware, 32 registri a 64 bit organizzati in un register file a 6 porte, ed infine la necessaria logica di controllo. Weitek ne produsse anche una versione a 32 bit conosciuta come 3164 ed altrettanto diffusa. Il 3364, contenuto in package ceramico PGA a 168 pin, è dotato di 3 porte a 32 bit, due per l'input, di cui una bidirezionale, ed una per il risultato (output); può essere usato in configurazione con 3 bus indipendenti a 32 bit oppure con un singolo bus a 64 bit. Il "fratello minore" 3164 ha invece 1 sola porta di input bidirezionale, sempre a 32 bit. Fu progettato da Weitek per le applicazioni scientifiche, tecniche ed ingegneristiche in cui fossero importanti sia le prestazioni in termini di calcoli al secondo (FLOPS) che il volume di dati elaborati (throughput). Idealmente questa FPU può essere associata all'unità di elaborazione per interi a 32 bit (IPU) Weitek XL-8137 con il relativo chip di controllo XL-8136: si ottiene così un processore completo con bus dati a 64 bit identificato da Weitek con la sigla XL-8364 (XL-8164 nel caso in cui la FPU sia il 3164). Nulla vieta però di associare il 3364 a processori oppure ALU integer di terze parti. Sulla scheda visibile qui è presente un'altra ALU floating-point single-chip dell'inizio degli anni Novanta, la meno conosciuta (rispetto al 3364) LSI Logic L64134. Questo componente, derivato dal predecessore L64133 rispetto al quale introduceva la piena compatibilità con lo standard IEEE-754, integrava un'ALU in virgola mobile a 32 bit, completa, associata ad un moltiplicatore hardware veloce a 32/64 bit in un unico chip PGA a 144 piedini. Fabbricato con processo HCMOS a 1 micron, il 64134 aveva prestazioni di picco a 32 bit paragonabili a quelle del Weitek 3164. Anche l'architettura interna era molto simile, così come le applicazioni tipiche (DSP, elaborazione d'immagine, workstation scientifiche). La parte centrale della scheda contiene 12 SRAM Cypress a due porte (dual-ported SRAM) da 2Kx8, 25 ns, in package PLCC a 52 pin.

Vedi: http://www.datasheetarchive.com/dl/Scans-091/DSAHI000178031.pdf (Weitek 3364), http://www.datasheetarchive.com/dl/Scans-061/DSA2IH0080647.pdf (L64134).

Scheda CPU di minicomputer Prime 5370 (1991). Prime Computer Inc., alternativamente scritto "PR1ME", è stato un produttore statunitense di minicomputer a 16 e 32 bit attivo tra il 1972 ed il 1992. I sistemi Prime erano equipaggiati con CPU proprietarie realizzate dapprima con logica TTL a media scala di integrazione, poi con gate array ECL ed infine con ASIC VLSI CMOS. Si trattava di macchine multiutente di fascia alta orientate in primo luogo al CAD/CAM (settore nel quale la Prime entrò grazie alla collaborazione con la Ford Motor Company, facendo concorrenza alla CDC ed alla DEC) e alle applicazioni di database. Il sistema operativo, denominato PRIMOS, è interessante per il fatto di essere stato uno dei pochissimi sistemi operativi -forse l'unico- sviluppato con il linguaggio FORTRAN IV (in seguito Prime utilizzò i linguaggi PL/1 e Modula-2, ma mai il C). Lo stesso hardware delle macchine Prime era ottimizzato per eseguire codice FORTRAN. Fin dall'inizio degli anni Ottanta nella configurazione di base di questi sistemi rientravano una o più connessioni di rete locale secondo uno standard proprietario derivato dal Token Ring e detto "PrimeNet". Il 5370 apparteneva alla fascia di macchine Prime più alta ed offriva prestazioni comparabili a quelle delle macchine ECL quali il modello 6450 ad un prezzo inferiore di circa la metà. La velocità di elaborazione dichiarata era di circa 17 Dhrystone MIPS. Il processore del 5370 era costituito da 2 CPU identiche a 32 bit, ciascuna con la propria memoria cache, realizzate con gate array CMOS da 50.000 gate. Non si trattava in realtà di una vera e propria macchina SMP quanto piuttosto di un sistema asimmetrico a due processori, dei quali uno dedicato in esclusiva all'esecuzione del sistema operativo, che operava nello stesso tempo come sistema fault-tolerant potendo funzionare anche con una sola CPU qualora l'altra si fosse guastata. La memoria RAM andava da un minimo di 64 ad un massimo di 128 MB; la macchina poteva essere dotata di più dischi SCSI o ESDI da 5,25 pollici (capacità unitaria di 637 MB) fino ad un massimo di 32 GB. La scheda della CPU era dotata di due bus di I/O indipendenti a 32 bit, un bus dedicato di collegamento con la memoria ed un microprocessore di gestione a 16 bit. I possessori dei modelli meno potenti della famiglia Prime 5000 potevano effettuare l'upgrade delle loro macchine installandovi la sola scheda CPU ed ottenendo così un sistema dalle prestazioni pari a quelle del 5370. A partire dal mese di Luglio del 1992 Prime cessò la produzione di minicomputer per dedicarsi unicamente al software, finché nel 1998 venne assorbita dalla Parametric Technology Corporation.

Wafer completo di integrati Vetronix MIC-320. Si tratta di un controller di bus per sistemi a CPU multipla e risorse distribuite utilizzato principalmente in campo militare in applicazioni dove l'affidabilità è caratteristica essenziale e viene ottenuta principalmente con la ridondanza dei dispositivi installati. Esso implementa il protocollo MIC che stato impiegato nel corso degli anni in numerosi apparati militari (ad es. il carro armato M1A2 Abrams). Come altri componenti di questa categoria il MIC-320 è stato per anni sottoposto a restrizioni sull'esportazione dagli USA (vedi http://www.exportlawblog.com/archives/450). La Vetronix Research è una società statunitense specializzata nella produzione di apparecchiature e componenti per la difesa e l'impiego in condizioni ambientali difficili.

Tre wafer di diverse dimensioni, contenenti memorie DRAM (a sinistra ed in alto a destra) e circuiti logici LSI, in basso.

Coppia di wafer da 3 pollici contenenti memorie DRAM (a sinistra, il modello è sconosciuto) e, a destra, circuiti LSI NMOS fabbricati da Signetics. Entrambi risalgono agli anni Settanta. Nell'esemplare a sinistra si nota che quasi tutti i chip sono marcati come difettosi mediante una gocciolina di inchiostro rosso.

Wafer di chip Rockwell C5902 (circa 1998). Si tratta di ASIC VLSI CMOS contenenti una CPU a 16 bit, memoria RAM e ROM e varie porte di comunicazione, destinati principalmente al settore delle telecomunicazioni. In sostanza il C5902 è un System On Chip (SOC) che integra tutta la logica necessaria alla gestione di applicazioni quali centralini telefonici, apparati di comunicazione e fax, modem ISDN e così via. Gli integrati contenuti in questo wafer non hanno passato le prove di funzionalità e sono stati marcati come scartati con una gocciolina d'inchiostro.

Wafer da 8 pollici contenente gate array CMOS VLSI, molto probabilmente LSI Logic.

Engineering sample di processore Intel Xeon E7500 "Beckton" a 8 core, 1,87 GHz e 24 MB di cache L3. E' contenuto in package FC-LGA8 a 1567 punti di contatto. Le CPU della serie Beckton si basano sulla microarchitettura Nehalem, la stessa delle CPU Core i7, ed hanno la circuiteria di buffering integrata nel processore, potendo così utilizzare fino a 16 DIMM DDR3 standard in luogo delle più "calde" FB-DIMM. I modelli della serie 75xx hanno 4 interfacce QPI (Quick Path Interconnect), grazie alle quali possono essere adoperati in configurazioni con un massimo di 8 socket (64 core totali) contro i soli 2 socket massimi della serie 65xx. Contengono 8 cache L2 (una per ciascun core) da 256 KB ed una cache L3 unificata ampia 24 MB; sono fabbricati con processo P1266 a 45 nm. La microarchitettura Nehalem, presentata nel 2007, segnò la reintroduzione dell'hyperthreading e la scelta di cache di secondo livello più piccole accoppiate ad una cache L3 molto ampia e comune a tutti i core.

Scheda CPU (A4200-66512) per workstation HP Visualize C110 (HP 9000/777) con processore PA-RISC 7200 a 120 MHz (a sinistra), 256+256 KB di cache I/D esterna e 16 MB di memoria RAM in due moduli da 8 MB ECC (1996). Il 7200, introdotto nel 1995, è un'evoluzione del precedente processore 7100; basato su un'estesa revisione dell'architettura del predecessore, si tratta di una CPU superscalare a 2 vie con FPU, MMU e controller della cache integrati (i controller di memoria ed I/O sono invece esterni). La pipeline di esecuzione comprende 5 stadi. Il 7200 contiene solamente 2 KB di cache "assist", completamente associativa. Essa in effetti non è considerata come una vera e propria cache, quindi le cache esterne per dati ed istruzioni, che possono essere ampie fino ad un massimo di 1+1 MB e si basano su SRAM ordinarie,  sono cache di primo livello (L1). Il 7200 si basa sull'interfaccia di sistema HP Runway a 64 bit con una banda massima di 960 MB/s e supporta configurazioni SMP fino a 4 CPU senza necessità di logica esterna a supporto. Il processore si interfaccia direttamente, tramite il bus Runway, con uno o più controller di memoria MMC/SMC (Master Memory Controller/Slave Memory Controller) e con il controller di I/O U2/UTurn. Il 7200 contiene 1,3 milioni di transistor ed è fabbricato con processo CMOS14A a 0,55 micron, 3,3 Volt e tre livelli di metallizzazione in Alluminio. Il package è di tipo PGA a 540 piedini. Sulla scheda sono visibili due chip MMC, immediatamente a destra della CPU, ciascuno dei quali è contenuto in package PGA a 432 piedini. La workstation C110 può montare fino a 1 GB di memoria ECC in SIMM a 72 pin, 60 ns; l'ampiezza del bus di memoria è di 128 bit, con 16 bit di controllo. La configurazione minima è quella mostrata qui sopra, 2 SIMM da 8 MB su un singolo canale di memoria (c'è un controller MMC per ciascuno dei due canali). Tra i due gruppi di slot SIMM sono visibili due chip Data Multiplexer (DM), che interfacciano il bus di memoria a 128 bit da/verso il controller MMC con due bus a 64 bit/60 MHz che connettono ciascuna coppia di moduli di memoria. La RAM può essere configurata in modalità interleaved fino ad un massimo di otto vie (1 via per ciascuna SIMM). La banda massima di memoria è di 480 MB/s (vedi: http://www.openpa.net/systems/hp-visualize_c100_c110.html). 

Vedi: http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.18.3955&rep=rep1&type=pdf.

Sull'architettura di memoria: http://www.hpl.hp.com/hpjournal/96feb/feb96a5.pdf.

10.11.2014 - Scheda CPU (modello A3262-60004, 1996) per server Unix HP 9000/D250 (HP 9000/821), con due processori PA-RISC 7200 o "PCX-T" a 100 MHz e 256+256 KB di cache su scheda. Vedi: http://www.openpa.net/systems/hp-9000_d-class_r-class.html.

10.11.2014 - Scheda CPU per HP Visualize con due processori PA-RISC PA-8000 a 180 MHz e 192 MB di RAM (6x32). L'architettura di sistema è la medesima descritta più sopra; sul retro della scheda è connesso il VRM.

Modulo CPU (A5492-60001) per server HP V2500 contenente 2 processori PA-RISC PA-8500 (PCX-W) a 440 MHz (a sinistra nella foto). I server V2500/2600 erano macchine NUMA di grandi dimensioni, scalabili, basate sull'architettura Convex Exemplar. Potevano contenere un massimo di 32 CPU PA8200/8500. Queste macchine derivavano direttamente dalle Convex Exemplar SPP2000 e, al pari di queste, erano basate su uno schema "crossbar" 8x8 nel quale un meccanismo di "commutazione" (switching) centralizzato connette tra loro le varie risorse di sistema (CPU, memorie, I/O). Un singolo server SPP2000 poteva avere fino a 16 GB di RAM e 16 CPU PA-RISC PA8000 a 64 bit; più macchine di questo tipo, dette "nodi", potevano essere interconnesse tramite un apposito bus SCI a formare un "cluster" ccNUMA con un massimo di 512 processori. Dopo l'acquisizione della Convex da parte di HP, il progetto dell'SPP2000 fu aggiornato dando vita ai server paralleli VP2500; rispetto ai predecessori, questi ultimi sono più potenti ed evoluti a livello di singolo nodo anche se supportano un minor numero di nodi per cluster (4 contro 32). Come gli SPP2000, anche i VP2500 non erano macchine "stand alone", in quanto necessitavano di apposite workstation di controllo (chiamate "teststation") rappresentate dapprima da macchine IBM RS/6000 con AIX e poi da workstation HP 9000 con sistema operativo HP/UX. I "fratelli minori" delle macchine V2500/2600 erano i server V2200/2250, che sia pur basati su un'architettura interna sostanzialmente simile, non offrivano la possibilità di interconnessione in cluster tramite canali CI (Cluster Interface). Riporto dal sito OpenPA.net (http://www.openpa.net/systems/hp-9000_v2500_v2600.html): "[...] The V-Class servers are based on a crossbar architecture - one central internal switching component links the various computing resources to each other by forming matrix connections. The V2500 and V2600 use HP's own HyperPlane crossbar chipset, consisting of four central crossbar ASICs and various other chipset components to attach memory, processors and I/O. The architecture is a direct continuation from the Convex Exemplar - the HP/Convex SPP1x00 and SPP2000 S-Class and X-Class use a similar crossbar-based system design (based on GaA chips) which was upgraded for the V-Class with faster processors and memory. A multi-node V2500/V2600 system architecture (SCA) does not conform fully to the PA-RISC 2.0 reference architecture - the firmware layer emulates a reference-compliant PA-RISC system for the operating system, a standard HP-UX 11. However several changes had to be made to the HP-UX kernel to accomodate the V-Class's special architecture (also called technical anomalies; cf. the HP Scalable Computing Architecture paper in the References). The V2500s and V2600s are controlled via a teststation (also called SSP, Service Support Processor), a separate workstation that runs its own operating system and controls and monitors the V-Class server (either a HP 9000/712 or B180L with two Ethernet interfaces running HP-UX 10.20; earlier Convex systems apparently used IBM RS/6000 workstations running AIX to control the Exemplar systems). The SSP/teststation connects to the Core Utilities Board (CUB), which provides booting, system monitoring and diagnostics, and console connections (connected via one LAN and one special serial link)[...]".

Scheda CPU (A3639-60020) per server SMP HP 9000 modello N4000-44, con 2 processori PA-RISC 8500 o "PCX-W" a 440 MHz. I server N4000, anche noti come RP7400, sono macchine SMP a 64 bit a 8 vie basate sul chipset HP Stretch; il componente fondamentale di quest'ultimo è il controller di memoria "Prelude", che interconnette la memoria ai due bus di sistema tramite 4 bus di memoria dedicati con specifiche Itanium/Merced (benché la classe N4000 non sia mai stata equipaggiata con processori Itanium). I bus di sistema ed i bus di memoria hanno tutti una banda di 2,1 GB/s, che dà un valore aggregato (di picco) di 4,2 GB/s e rispettivamente di 8,6 GB/S per la memoria. Questi sistemi impiegano RAM DDR ECC a 133 MHz, 64 bit. Il controller "Prelude" è formato da 3 chip VLSI: un address controller e due data controller, ciascuno dei quali gestisce due bus di memoria (multiplexed).

Vedi: http://www.openpa.net/systems/hp_n4000-rp7400.html

Modulo CPU per server HP RP7440 con 4 processori PA-RISC PA-8900. L'8900 è una versione migliorata del predecessore PA-8800, con una cache di secondo livello più grande e maggior frequenza di clock. Si tratta di una CPU dual-core contenente due nuclei PA-8700, ciascuno superscalare a 4 vie. Nel processore sono integrate le cache di primo livello (0,75 MB per i dati e 0,75 MB per le istruzioni); la cache L2 da 64 MB -associativa a 4 vie- è invece esterna. Il PA-8900, come l'8800 e l'8700, utilizza il medesimo bus di sistema dell'Itanium 2 "McKinley" (clock a 200 MHz, ampiezza 128 bit, banda di 6,4 GB/s, ECC). La CPU si interfaccia direttamente al chipset Cell sviluppato da HP per i server SMP ad alte prestazioni (nella foto si trova in basso in posizione centrale con la sua propria ventola di raffreddamento). L'8900 supporta indirizzi logici a 64 bit e indirizzi fisici a 44 bit; funziona ad una frequenza massima di 1,1 GHz ed è realizzato da IBM con processo CMOS a 0,13 micron, 8 livelli di metallizzazione (circa 317 milioni di transistor). Successivamente all'introduzione del PA-8900, HP ha abbandonato lo sviluppo delle CPU PA-RISC scegliendo di passare alla piattaforma Intel Itanium II.

Scheda CPU/RAM di un server SMP Sun SPARCcenter 2000E, con 2 moduli Mbus contenenti ciascuno una CPU SuperSPARC a 60 MHz (in basso) e 64 MB di memoria RAM (16 SIMM da 4 MB ECC, in alto). Lo SPARCcenter 2000E era una macchina SMP scalabile basata su architettura Sun 4d e bus di sistema XDbus (switched). Il rack dell'SC2000/2000E può contenere un massimo di 10 schede XDbus tra cui 8 schede CPU/RAM per un massimo di 16 processori. Le schede CPU hanno 2 connettori XDbus di backplane per incrementare la banda di I/O; ciascuna ha a sua volta due connettori MBus e 4 slot SBus (parte destra dell'immagine). I 16 socket SIMM sono organizzati in 4 banchi di memoria. A differenza di quanto accade nel più piccolo SPARCserver 1000, le schede CPU non hanno controller integrati, né SCSI né Ethernet. La maggior parte della logica di sistema è rappresentata da gate array CMOS fabbricati da LSI Logic (9 integrati PGA più altri PQFP). I gate array principali svolgono le funzioni di interfaccia verso l'SBus  l'MBus, di controllo della memoria e di buffer di I/O.

Vedi: http://sunstuff.org/hardware/systems/sun4/sun4d/SPARCcenter2000/.

Modulo Sun Mbus SM520 con doppia CPU SuperSPARC (TMS390) a 60 MHz. Ciascuna CPU ha il proprio controller della cache e la propria cache L2 (vedi). Questo tipo di modulo può essere installato nei server 600-, 630-, 670- e 690MP, ma non è adatto ad es. alla workstation SPARC Station 10 a causa dei problemi di surriscaldamento che vi genera. Lo standard Mbus, introdotto da Sun nel 1991, permette sia di connettere più moduli CPU alla stessa scheda madre, sia di realizzare moduli CPU con più di un processore. Le sue specifiche prevedono un bus dati a 64 bit ed un bus indirizzi a 36 bit (lo spazio di indirizzamento è dunque di 64 GB). La velocità di trasferimento massima è di 320 MB/s, quella media di 64 MB/s a 40 MHz (100 MB/s a 50 MHz). Il bus è governato da un apposito controller/arbitro, realizzato solitamente con ASIC CMOS. I moduli SM520 hanno avuto scarsa diffusione a motivo soprattutto del costo elevato.

3.5.2015 - Modulo CPU di un notebook Tadpole SPARCbook 2 (1993), con processore Cypress CY7C6111 -qui un Engineering Sample- a 40 MHz e 16 MB di RAM. Lo SPARCbook di Tadpole, introdotto nel 1992, è stato il primo notebook commerciale con architettura SPARC V7 e sistema operativo Sun Solaris. La famiglia SPARCbook è stata sviluppata per diversi anni, fino al 2008, con processori via via più evoluti (ad esempio l'UltraSPARC-IIi a 650 MHz). Gli SPARCbook hanno avuto applicazione soprattutto negli USA e nel settore militare, mentre sono rimasti pressoché estranei al mercato europeo. Il Cypress 7C6111 è in effetti un modulo multichip che integra una CPU 7C601, la FPU e la cache di primo livello; questo componente, introdotto nel 1991, è stato impiegato anche in alcune soluzioni SPARC embedded e SBC (single-board computer). Il Fujitsu MB86980 è un controller di DRAM per CPU SPARC. Ross Technology, fondata nel 1988 da Roger Ross che in precedenza era stato a capo della Advanced Microprocessor Division di Motorola dove aveva tra l'altro diretto il progetto della CPU RISC 88000, era un'azienda "fabless" (cioè senza impianti per la produzione effettiva dei chip) specializzata nella progettazione di CPU SPARC, fabbricate poi da Cypress Semiconductors che della Ross era il socio principale. Alla Ross Technology si devono alcuni tra i primissimi processori SPARC messi in commercio, tra cui il 7C601, il 7C603 ed il 7C611 tutti prodotti con marchio Cypress, nonché l'HyperSPARC (vedi sotto) che è stato la prima CPU SPARC superscalare alternativa al SuperSPARC di Texas Instruments (TMS390).

13.5.2015 - Dettaglio della scheda madre di una workstation Sun SPARCstation 2 "Calvin" con CPU SPARC LSI Logic L64811GC a 40 MHz, FPU Texas Instruments TMS390C602, controller della cache ed MMU (1992). Assieme al Cypress 7C601 ed al Fujitsu MB86900 il chip L64811 è stato tra le prime "incarnazioni" dell'architettura SPARC V7 a 32 bit. 

Vedi: http://www.sparcproductdirectory.com/history.html

Modulo CPU Mbus Ross HyperSPARC a 90 MHz. HyperSPARC (sviluppata da Ross Technology e Cypress) era una CPU SPARC V8 superscalare a due vie, concorrente della TMS390 (SuperSPARC); si trattava in effetti di un processore multichip, contenuto in apposito modulo oppure formato da più integrati distinti montati su uno stesso modulo Mbus. La CPU è descritta in dettaglio qui: http://mbus.sunhelp.org/chips/hyperbits.htm. Il modulo visibile qui è un Ross HM90D-256 che contiene due CPU HyperSPARC RT620B con cache controller RT625 e 256 KB di cache di secondo livello. Vedi: http://mbus.sunhelp.org/modules/#3.16.

Tre CPU con architettura UltraSPARC: da sinistra a destra UltraSPARC III a 750 MHz, UltraSPARC IIe a 500 MHz e UltraSPARC II a 400 MHz. I processori UltraSPARC sono fabbricati da Texas Instruments ed implementano l'ISA (set di istruzioni) SPARC V9. L'UltraSPARC II, noto col nome in codice "Blackbird", è stato introdotto da Sun Microsystems nel 1997 alla frequenza di 250 MHz, successivamente innalzata a 400 MHz nel 1999. Contiene 5,4 milioni di transistor ed è fabbricato con processo CMOS a 0,35 micron; la cache L2 è ampia da 1 a 4 MB. Le versioni funzionanti a 360-480 MHz, denominate "Sapphire-Black", erano prodotte invece con processo a 0,25 micron e funzionavano con alimentazione a 1,9 V contro i 2,5 V della prima versione; la dimensione massima di cache L2 supportata era di 8 MB. L'UltraSPARC IIe "Hummingbird" era una versione embedded dell'UltraSPARC II; introdotto nel 2000, funzionava a 400-500 MHz con tensione di alimentazione di 1,5 V e veniva prodotto con processo a 0,18 micron. L'UltraSPARC III "Cheetah", anch'esso prodotto da Texas Instruments, è stato commercializzato a partire dal 2001. Opera a frequenze comprese tra 600 e 900 MHz. Il progetto di questa CPU risale in realtà al 1997, quando venne annunciata da Sun al Microprocessor Forum. Era intesa come rivale dell'Alpha 21264 e dell'Intel Itanium "Merced". Nonostante il ritardo di due anni rispetto alla data prevista per l'ingresso in produzione (1999), l'UltraSPARC III è stato scelto nel 2001 come miglior processore per server grazie all'eccellente supporto per il multiprocessing. Si tratta di una CPU superscalare in-order, cioè senza esecuzione dinamica, esplicitamente progettato per massimizzare le prestazioni nelle macchine SMP a memoria condivisa. Possiede due caratteristiche orientate in questo senso: un controller di memoria integrato ed un bus dedicato per il multi-processing. L'UltraSPARC III è superscalare a 5 vie (2 unità ALU intere, 1 unità load/store, 2 unità in virgola mobile) ed effettua il fetching delle istruzioni dalla cache a blocchi di quattro; le istruzioni decodificate sono quindi inviate all'unità di dispatching, che a sua volta le invia alle unità di esecuzione nell'ordine appropriato, a gruppi di sei. La cache di primo livello (L1) è separata per istruzioni e dati: la cache istruzioni è ampia 32 KB contro i 64 KB della cache dati. La cache L2 è esterna, realizzata con memorie SRAM, e può avere un'ampiezza massima di 8 MB. La CPU accede ad essa attraverso un bus dedicato a 256 bit funzionate con un clock di 200 MHz, per una banda teorica massima di 6,4 GB/s. Nell'UltraSPARC III il bus dati è ampio 128 bit, quello degli indirizzi 43 bit ed entrambi operano alla frequenza di 150 MHz. Il controller di memoria integrato implementa un bus dedicato a 128 bit, 150 MHz e può indirizzare fino a 4 GB di RAM locale (non condivisa). L'UltraSPARC III, fabbricato con processo CMOS C07A a 0,18 micron con 6 livelli di interconnessione in Alluminio, integra circa 16 milioni di transistor, il 75% dei quali è "assorbito" dalle cache di primo livello. Alla fine del 2001 venne introdotta una versione prodotta con processo a 0,13 micron capace di operare a frequenze comprese tra 750 e 900 MHz. Il chip è montato nel package con la tecnica C4 (Controlled Collapse Chip Connection), e l'UltraSPARC III è stato la prima CPU Sun assemblata con questa tecnica. Contrariamente a quanto accade nella maggioranza dei componenti C4, i punti di contatto/saldatura col package sono concentrati ai bordi del chip e non distribuiti su tutta la superficie di quest'ultimo. Il package LGA con dissipatore termico integrato dell'UltraSPARC III ha 1.200 punti di contatto.

A destra, una CPU Sun UltraSPARC IV+ "Panther" a 1.800 MHz (SME1178LGA, 2006): questo processore è stato la prima CPU SPARC multi-core. Sviluppato da Sun e fabbricato da Texas Instruments, è un'evoluzione del processore UltraSPARC IV, rispetto al quale presenta cache più ampie e veloci e core più efficienti; implementa l'ISA SPARC V9 a 64 bit e contiene due core UltraSPARC III. L'UltraSPARC IV venne sviluppato nell'ambito dell'iniziativa Sun Throughput Computing, che diede vita anche al progetto dell'UltraSPARC T1 "Niagara". La versione IV integra 66 milioni di transistor ed è fabbricata con processo CMOS a 0,13 micron che consente frequenze operative comprese tra 1 e 2,1 GHz; la versione IV+ -rilasciata a metà 2005- è invece fabbricata con processo a 90 nm e contiene 295 milioni di transistor (la differenza è assorbita principalmente dalle cache L2, più ampie). Il package LGA a 1.200 punti di contatto è identico, tranne che per un singolo pin, rispetto a quello dell'UltraSPARC III. A sinistra c'è invece una CPU Fujitsu SPARC64-VI "Olympus-C" (MBCS150507D-6M, 2007). Anche in questo caso si tratta di un processore SPARC V9 dual-core, che integra due core SPARC64-V+. Fabbricato con processo CMOS-SOI (Silicon On Insulator) a 90 nm, con 10 livelli di interconnessione in rame, integra circa 540 milioni di transistor. Lo SPARC64-VI implementa le funzionalità di multithreading in due diversi modi: multiprocessing a livello di chip (CMP) e multithreading verticale (VMT). I due core della CPU possono eseguire entrambi, simultaneamente, un thread a testa nel caso del CMP. Nel caso invece del multithreading verticale, ciascun core esegue 2 thread differenti, ma solo uno di essi è in esecuzione in ogni dato momento. La "commutazione" tra thread è stabilita in base ad una logica di time sharing, oppure in base al tipo di operazioni eseguite dai thread ed alla rispettiva latenza. I 2 core della CPU SPARC64-VI condividono una cache L2 on-chip unificata ampia 6 MB; tale cache è di tipo set-associative a 12 vie con lunghezza di riga di 256 bit. La cache L1 è invece separata per dati ed istruzioni. L'accesso alla cache di secondo livello avviene tramite due separati bus unidirezionali, uno per la lettura (ampio 256 bit) ed uno da 128 bit per la scrittura, operante alla frequenza di 260 MHz. Le CPU SPARC64-VI utilizzano un bus di sistema appositamente progettato noto come "Jupiter bus", il quale può operare nelle due modalità SDR (Single Data Rate) e DDR (Double Data Rate), con un'ampiezza di banda rispettivamente di 4,16 GB/s ed 8,32 GB/s.  Queste CPU sono state i primi processori SPARC ad implementare l'istruzione FMA (Fused Multiply-Add). I core SPARC64-V sono superscalari a 4 vie, con esecuzione fuori ordine (Out of Order Execution). Architetturalmente derivano dalla CPU del mainframe Fujitsu GS8900. Lo SPARC64-VI è contenuto in package LGA con dissipatore di calore integrato.

Scheda CPU/memoria di server Sun Enterprise 3000, con due processori UltraSPARC I a 167 MHz (ciascuno con 2 MB di cache L2) e 288 MB di RAM. Si tratta di un server SMP midrange che condivide con i modelli superiori 4000 e 6000 la medesima architettura di sistema, basata sul bus GigaPlane a commutazione di pacchetto (packet-switched bus) e CPU UltraSPARC I e II. Il modello 3000 può contenere fino a 6 CPU contro i 14 del 4000 ed i 30 del 6000. Nel 1999 venne introdotta la versione 3500 con un bus GigaPlane più veloce (100 MHz contro 83 MHz) e la possibilità di ospitare un massimo di 8 CPU.

Vedi: http://www.filibeto.org/~aduritz/truetrue/e10000/starfire-interconnect.pdf.

Modulo processore per server Sun Enterprise con CPU UltraSPARC II a 400 MHz e 4 MB di cache (vista del retro con i connettori e parte della cache L2).

Scheda madre di una workstation Sun SPARCstation 2 (conosciuta col nome in codice "Calvin"). Introdotta nel 1990, era basata sull'architettura Sun 4c e sul caratteristico formato "pizza box" impiegato anche in altri modelli. La CPU era un Cypress CY7C601 a 40 MHz oppure, come nella foto, un più raro LSI Logic L64811GC-40 siglato "SPARC IU" (Integer Unit). Funge da FPU un Texas Instruments TMS390C601A (in questo caso, la meno comune versione -602A). A fianco della CPU trova posto il cache controller, opzionale, AT&T Cache Plus (CACHE+). Le prestazioni sono in media pari a circa 28,5 MIPS e 4,2 MFLOPS. La memoria RAM è formata da SIMM con parità da 1 MB, 80 ns, oppure da 4 MB; la capacità massima è di 64 MB sulla motherboard e di 128 MB con due schede aggiuntive da 32 MB connesse agli slot Sbus. La CPU L64811 è un'implementazione CMOS dell'ISA SPARC V7 a 32 bit, realizzata impiegando prevalentemente la tecnica dei gate array. Possiede una pipeline a 4 stadi e 136 registri d'uso generale (organizzati in 8 "finestre" sovrapponibili da 24 registri ciascuna). Alla frequenza di 40 MHz il tempo medio di esecuzione della singola istruzione è di 25 ns; la CPU e la FPU possono eseguire simultaneamente un'istruzione su interi ed una in virgola mobile. Il chip L64811 era fabbricato da LSI Logic con processo CMOS a 0,27 micron, 2 livelli di interconnessione; è contenuto in package PGA ceramico a 207 piedini. 

Vedi: http://sunstuff.org/hardware/systems/sun4/sun4c/SPARCstation2/; http://www.obsolyte.com/sun_ss2/

Scheda madre (SGI IP20) di una workstation Silicon Graphics Indigo con modulo CPU MIPS R4400 a 150 MHz (in alto: esso va collegato all'apposito connettore femmina che si vede in basso a destra) e 128 MB di RAM. L'IP20 è un'evoluzione della precedente motherboard IP12 con processore R3000. La workstation Indigo, originariamente nota anche come "4D/RPC", dove RPC sta per "RISC Personal Computer", è stata presentata il 22 Luglio 1991; la versione con CPU R4400 venne introdotta un anno dopo, nell'autunno del 1992 (vedi: http://www.sgistuff.net/hardware/systems/documents/indigo-announce.txt).

Vedi: http://www.futuretech.blinkenlights.nl/r4k150upgrade.html; http://www.futuretech.blinkenlights.nl/indigo.html

Anche: http://www.obsolyte.com/sgi_indigo/

Anche (sull'Indigo originale con CPU R3000): http://www.futuretech.blinkenlights.nl/us12-91indigo.html; http://www.futuretech.blinkenlights.nl/cadcam10-91indigo.html

Questa è la scheda CPU originale IP12/HP1 della workstation SGI Indigo (1991): monta un processore MIPS R3000 a 33 MHz (versione NEC D30310R-33 o VR3000A-33) con FPU NEC D30311R-33 e 64 KB di cache L1, esterna (32+32 KB I/D). A differenza della IP20 (sopra), la scheda IP12 impiega moduli SIMM proprietari e può montare da un minimo di 16 ad un massimo di 96 MB di RAM. I moduli sono dello stesso tipo di quelli impiegati nelle workstation SGI Personal Iris 4D/30 e 4D/35. L'IP20 utilizza invece SIMM standard a 72 pin (FPM, 70ns con parità), 36 bit e supporta un massimo di 384 MB di memoria RAM.

Vedi: http://www.sgistuff.net/hardware/systems/indigo.html

Coppia di schede processore IBM per IBM RS/6000 44P-270, ciascuna con 2 CPU POWER 3 a 375 MHz ed 8 MB di cache L2 interconnessa al processore tramite bus 6xx a 256 bit ECC (il medesimo bus utilizzato nei sistemi RS64-II e PowerPC 620). Il POWER 3, introdotto nel 1998 come l'RS64-II (inizialmente avrebbe dovuto essere chiamato PowerPC 630), è una CPU a 64 bit con architettura POWER derivata dal poco fortunato PowerPC 620; integra 15 milioni di transistor ed è prodotto con processo a 0,25 micron ed interconnessioni in Rame. E' un processore superscalare con esecuzione speculativa che contiene 3 unità per gli interi, 2 in virgola mobile (contro l'unica FPU del 620) e 2 load/store; la pipeline degli interi è formata da 7 stadi contro i 10 di quella in virgola mobile.

Vedi: http://en.wikipedia.org/wiki/POWER3

Anche: http://ps-2.kev009.com/rs6000/redbook-cd/sg245155.pdf.

Scheda IBM con 4 processori RS64-III "Pulsar" a 450 MHz ed 8 MB di cache L2. Presentato nel 1999, l'RS64-III offre -rispetto al predecessore- una cache L1 più ampia (128 KB) ed un meccanismo di esecuzione speculativa più evoluto e preciso. L'RS64-III ha una pipeline a 5 stadi ed un'interfaccia verso la cache ampia 256 bit con ECC, che offre una banda massima di 14,4 GB/s nella comunicazione CPU/cache L2 (quest'ultima è implementata con memorie DDR funzionanti a 225 MHz). La CPU RS64-III contiene 34 milioni di transistor ed è fabbricata con processo CMOS 7S a 0,17 micron e 7 livelli di interconnessione in Rame.

Dettaglio di scheda proveniente da un'apparecchiatura avionica che monta una CPU RISC AMD Am29000 a 20 MHz con specifiche militari affiancata dalla FPU Am29027 e da tre moduli multichip con SRAM fabbricate da Seeq e Micron Technologies. L'Am29000 è stato il primo membro della famiglia 29K, sviluppata da AMD come moderna evoluzione RISC a 32 bit della fortunatissima serie bitslice CISC Am2900. Architetturalmente i processori 29K derivano, come le CPU SPARC ed Intel i960, dai progetti Berkeley RISC ed IBM 801. La CPU 29000 contiene 192 registri a 32 bit (64 globali e 128 locali) gestiti con la tecnica della register window in finestre di dimensione variabile, ciò che consentiva una notevole flessibilità nell'uso dei registri stessi facilitando l'allocazione da parte dei compilatori. La register window era una caratteristica tipica del processore Berkeley RISC. Nei processori i960 e SPARC le register windows hanno, al contrario, ampiezza fissa. Dotato di 3 bus indipendenti (indirizzi, dati, istruzioni) e di una MMU integrata affiancata da 512 byte di cache (4 KB nelle versioni, come la 29030, con due soli bus), il 29000 si prestava particolarmente bene all'applicazione come controller o processore embedded grazie alla veloce gestione degli interrupt ed all'altrettanto rapida commutazione di contesto (task switching). Un'ulteriore caratteristica particolare delle CPU 29K è la mancanza di un Condition-Code Register (CCR) dedicato: qualsiasi registro può assolvere alla funzione di CCR. L'evoluzione della famiglia 29K terminò nel 1995; l'ultimo modello commercializzato, il 29050, era una CPU superscalare che è stata molto utilizzata in avionica. Il know-how accumulato con i processori 29K venne trasferito allo sviluppo del K5, CPU con architettura x86 inteso da AMD quale rivale dell'Intel Pentium. Il K5 si basa in effetti su un core RISC che esegue, a blocchi di cinque, le istruzioni risultato della traduzione del codice macchina IA32. Sull'architettura 29K si fonda anche la famiglia di microcontroller Am29300. Il 29000 è stato rilasciato ufficialmente nel 1988 e commercializzato per quasi dieci anni. Tutte le CPU 29K, ad eccezione della 29040 e della 29050, si basano su FPU esterne (29027 o compatibili, ad esempio Weitek).

Scheda CPU per server Unix SMP Siemens Nixdorf RM600 (1993). Monta un processore MIPS R4000-MC a 150 MHz, collocato sotto il dissipatore di calore in alto a destra (al suo fianco l'oscillatore a 75 MHz - l'R4000 raddoppia internamente la frequenza del "master clock" esterno). Immediatamente sotto alla CPU si trova 1 MB di cache ECC di secondo livello; a sinistra tre ASIC CMOS (due NEC ed 1 Toshiba). L'R4000, annunciato nell'Ottobre 1991, è stato il primo processore con architettura (ISA) MIPS-III ed una delle prime CPU commerciali single-chip a 64 bit. Questa CPU esiste in 3 diverse versioni (-PC, -SC ed -MC) con diverse possibilità e dotazione per quanto riguarda la cache di secondo livello (comunque esterna) ed il supporto SMP. Si tratta di un processore scalare, "superpipelined" con FPU. MMU e cache L1 integrate. La pipeline intera ha 8 stadi. Il bus di sistema a 64 bit è noto come SysAD Bus ed è un bus di tipo multiplexed per dati ed indirizzi, ovvero utilizza sia per gli uniche per gli altri le medesime linee di comunicazione. L'R4000 contiene 1,2 milioni di transistor (circa lo stesso numero dell'80486) ed è stato fabbricato da svariati produttori (NEC, Toshiba, LSI Logic). Il processo di produzione più comune per questa CPU era il CMOS a 0,8 micron, tre livelli di interconnessione. E' contenuto in package PGA a 179 piedini nel caso della versione PC, ed a 447 piedini nelle versioni SC ed MC. L'R4000 così come il suo diretto successore R4400 ha avuto un eccellente successo commerciale: è stato utilizzato nel corso degli anni in parecchi diversi server e workstation, sia in ambiente Unix che Windows NT. Questa CPU contiene soltanto una minimale logica di interfacciamento con l'esterno e richiede dunque la presenza di appositi circuiti di supporto, in genere soluzioni proprietarie specifiche sviluppate dai singoli produttori di sistemi e basate su ASIC CMOS. La Siemens Nixdorf lo ha utilizzato nei server Unix RM400 ed RM600, macchine SMP scalabili di media e medio-grande dimensione, basate su bus EISA (modelli più piccoli) e su VME/Multibus II (macchine più grandi).

Modulo CPU per server SMP Siemens Nixdorf RM400 (1993) con due processori MIPS R4000-SC a 150 MHz, ciascuno con 1 MB di cache L2 ECC. I processori si trovano sotto i dissipatori di calore più grandi; sotto quelli più piccoli ci sono invece due ASIC di interfacciamento col bus di sistema. L'RM400 era un server aziendale di piccola/media capacità basato su Unix o Windows NT ed architettura EISA.

Scheda CPU SGI IP17 per workstation Silicon Graphics IRIS Crimson, con processore MIPS R4000 a 100 MHz (1992).

Scheda CPU SGI IP19 per workstation Silicon Graphics Onyx contenente 4 CPU MIPS R4400 a 150 MHz, ciascuno con 4 MB di cache ECC. L' R4400, fabbricato da NEC (VR4400) e Toshiba (TC86R4400), è una CPU che implementa il set di istruzioni (ISA) MIPS III. E' un'evoluzione dell'R4000, introdotto nel 1991, che era stato uno tra i primissimi microprocessori commerciali a 64 bit. L'R4400 è stato annunciato nel 1992 e commercializzato a partire dal Gennaio 1993. Rispetto al predecessore ha cache più ampie (16 KB dati, 4 KB istruzioni) e contiene 2,3 milioni di transistor; è stato fabbricato con processo a 0,4 ed a 0,3 micron.

Scheda CPU SGI IP25 per workstation Silicon Graphics Onyx, con 4 processori MIPS R10000 a 195 MB ed 1 MB di cache L2 per ciascun modulo processore (1996).

Modulo CPU SGI con coppia di processori MIPS R10000 a 180 MHz fabbricati da NEC (D30700RS-180). L'R1000, conosciuto con il nome in codice "T5", è stato introdotto nel 1996 alla frequenza di 175 MHz, come sostituto dell'R8000 e dell'R4400. Nel 1997 venne introdotta la versione a 250 MHz fabbricata con processo a 0,20 micron. L'R10000 è stato prodotto da NEC e Toshiba. La sua architettura, superscalare a 4 vie (tre pipeline per interi ed una per la virgola mobile) con pieno supporto all'esecuzione speculativa, era nota con l'acronimo ANDES (Architecture with Non-sequential Dynamic Execution Scheduling). Può eseguire 2 istruzioni integer e 2 in virgola mobile, più 1 load/store per ciclo di clock. Alla frequenza di 195 MHz le prestazioni dell'R10000 sono pari a circa 780 MIPS e 390 MFLOPS. La CPU contiene 6,8 milioni di transistor dei quali circa 4 impegnati dalle cache, ed è contenuto in package ceramico LGA (Land Grid Array) a 599 punti di contatto. In fase di sviluppo erano stati presi in considerazione sia un package PGA ceramico che un modulo multichip concettualmente simile a quello del Pentium Pro. LR10000 utilizza il bus di sistema Avalanche, un bus multiplexed a 64 bit con clock pari a 100 MHz ed una banda teorica massima di 800 MB/s (il valore effettivo è di 640 MB/s). L'interfaccia con la cache è ampia 128 bit ed offre una banda massima di 3,2 GB/s con un clock di 200 MHz. Il controller integrato nella CPU supporta le configurazioni SMP fino a 4 processori senza necessità di logica aggiuntiva esterna. Benché si tratti di un processore a 64 bit, per ragioni di contenimento dei costi l'R10000 implementa indirizzi fisici a 40 bit e virtuali a 44 bit, potendo così indirizzare 1 TB di memoria fisica e 16 TB di memoria virtuale.

Vedi: http://phase.hpcc.jp/phase/o2k/technical_doc_library/docs/origin_techrep.pdf/origin_chap3.pdf.

Anche: http://cyberz.org/misc/platform/r10000.pdf (Gwennap, MIPS R10000 Used Decoupled Architecture, Microprocessor Report vol. 8, n. 14, 1994)

Anche: http://www.nekochan.net/wiki/MIPS_architecture.

Scheda processore di un server Prime Computer (scritto alternativamente "PR1ME") modello 5370, comprendente due CPU a 32 bit realizzate con gate array VLSI CMOS da 50.000 gate (porte logiche) equivalenti. Il 5370, commercializzato tra il 1992 ed il 1993, è stato l'ultimo e più potente modello di server Prime. Aveva una potenza di calcolo di circa 8 MIPS. La scheda contiene due CPU identiche a quelle del più piccolo modello 5340, la memoria cache per dati ed istruzioni ed un processore di I/O. Queste macchine erano utilizzate soprattutto per applicazioni di CAD/CAM.

Vedi: http://www.malch.com/prime/primefaq.htm

Scheda CPU Data General, siglata "33 MHZ TAB CPU" (1992), realizzata con gate array CMOS Motorola contenuti in caratteristici package QFP ceramici ad alta densità di pin. Nonostante le ricerche fatte non sono riuscito ad identificare con certezza a quale macchina appartenesse questa scheda. 

Processore floating-point per minicomputer Honeywell-Bull della Serie 16, realizzato con bitslice AMD Am2901.

Scheda CPU di minicomputer della famiglia Olivetti L1 M60 (1984) con processore Z8001 fabbricato da SGS e relativa MMU (in alto a destra). La L1, abbreviazione di Linea 1, era una serie integrata e fortemente modulare di prodotti progettati per aziende sia di medio/piccole dimensioni che più grandi, basati su CPU della famiglia Z8000 e su un sistema operativo proprietario sviluppato in linguaggio Pascal dalla stessa Olivetti, il MOS (MOS = Multifunctional Operating System). Presentata nel 1982, la serie L1 ha avuto in Italia un notevole successo commerciale, diventando popolare in Italia durante gli anni Ottanta in banche, industrie ed in molti uffici pubblici (es. Poste). La fortuna della Linea 1 rimase tuttavia limitata ai soli confini nazionali: all'estero se ne vendette un numero davvero esiguo. Il modello M60 sostituiva il più datato server dipartimentale Olivetti S6000, così come il sistema operativo MOS era l'evoluzione del COSMOS impiegato su quella macchina. Un sistema M60 poteva contenere un massimo di 3 schede CPU in configurazione AMP (multiprocessore asimmetrico): il processore principale esegue il sistema operativo e distribuisce i task utente tra gli altri due processori. In questo modo potevano essere gestite senza troppi problemi circa 15 postazioni di lavoro (collegate come terminali in current-loop); configurazioni più complesse (20-25 postazioni) accusavano un sensibile deterioramento di prestazioni. La RAM era ampia tipicamente 256 KB, espandibile comunque a 1 MB con schede aggiuntive da 128 oppure da 256 KB.

Il sistema operativo Cosmos nasce negli anni Settanta nell’ambito del progetto TC800 (1973-1975), un sistema di videoterminali concepiti per essere impiegati in ambiente bancario e dotati di intelligenza locale (memoria e CPU) per poter elaborare localmente una parte più o meno grande di ciascuna transazione di sportello. I terminali del TC800 sono collegati ad un master/concentratore (es. Olivetti BCS), appartenente alla medesima serie di serie di apparecchiature, il cui scopo è appunto quello di concentrare le comunicazioni delle varie postazioni da e per l'elaboratore centrale, solitamente un mainframe IBM. Si ottiene in questo modo un’elaborazione distribuita, nella quale parte delle operazioni avvengono nel calcolatore centrale e parte nei terminali periferici (sportello), i quali per citare le parole del sito Olivetti – Storia di un’impresa "diventano parte attiva di un sistema complesso". Ciò è reso possibile dal fatto che il sistema operativo Cosmos implementa il multitasking in tempo reale ed è un sistema orientato essenzialmente all’elaborazione in time sharing, una caratteristica che all’epoca solo pochi sistemi operativi per micro/minicomputer possedevano. Il TC800 con il sistema Cosmos è quindi un esempio di sistema client-server in rete locale ed anticipa di parecchio tempo quella che negli anni Novanta sarà la tendenza generalizzata in questo tipo di applicazioni. All’inizio degli anni Ottanta la Olivetti introduce un’evoluzione del Cosmos detta Cosmos II per i minicomputer S1000; il nuovo sistema implementa protocolli di rete secondo gli standard ISO ed EICMA (organismi internazionali nei quali la Olivetti riveste una significativa importanza). Le macchine appartenenti alla Linea 1 o L1, sviluppata a partire dal 1979 con grande impiego di energie da parte di Olivetti e presentata alla fine del 1982, sono dotate di un nuovo sistema operativo evoluzione del Cosmos, detto MOS e sviluppato in linguaggio Concurrent (il compilatore viene realizzato con la  collaborazione di J. Popek della UCLA e di J. Hennessy della Stanford University). Il MOS è uno dei primissimi esempi di sistemi operativi complessi scritti interamente con un linguaggio ad alto livello: all’epoca Unix, sviluppato in C, era ancora confinato essenzialmente all’ambito accademico. MOS era un sistema integrato ed articolato che comprendeva il sistema operativo vero e proprio, diversi linguaggi di programmazione ad alto livello (COBOL, Pascal, Prolog), un database relazionale, protocolli di rete standard, generatori di applicazioni per l'automazione delle procedure di ufficio nonché un semplice ma funzionale ambiente OLTP (OnLine Transaction Processing), caratteristica decisamente avanzata per l’epoca.

Vedi: http://www.storiaolivetti.it/percorso.asp?idPercorso=600; http://www.retrocomputing.net/parts/olivetti/m40/.

Anche: http://www.retrocomputing.net/info/doc/jn/Recensione.pdf.

Scheda CPU per Olivetti L1-M60 con processore Z8001 (fabbricato da SGS), doppia MMU e 16 KB di cache. Lo Z8001, siglato "SEG CPU", supportava a differenza del più economico Z8002 un meccanismo di memoria segmentata (fino a 128 segmenti ampi ciascuno 64 KB, per un totale di 8 MB massimi), grazie al supporto di una o più unità MMU esterne. Questa CPU implementava anche il supporto alla memoria virtuale. I processori della famiglia Z8000 avevano spazi di indirizzamento separati per i dati, i programmi (istruzioni) e lo stack. In questa scheda la cache serve esclusivamente per le istruzioni. La famiglia Z8000 è storicamente importante in quanto introduceva nel mondo dei microprocessori alcune caratteristiche avanzate, ad esempio: la presenza di un gruppo (finestra) di registri (16) d'uso generale, che potevano tutti essere utilizzati sia come accumulatori, registri indice, stack pointer o registri generici; la presenza di due distinte modalità di esecuzione, Normal e System, caratterizzate da diversi privilegi (il che facilitava la progettazione di sistemi operativi multiutente e multitasking); il supporto a configurazioni con più di una CPU, detto nel caso EPA (Extended Processing Architecture). Lo Z8001 è stato inoltre il primo microprocessore commerciale dotato di una propria MMU anch'essa contenuta in un singolo integrato commerciale della medesima famiglia (lo Z8010).